Verilog HDL基础知识9之代码规范示例

2.Verilog HDL 代码规范 模板示例

//******************************************************** // //Copyright(c)2016,ECBC //Allrightsreserved // //Filename:MODULE_NAME.v //Modulename:MODULE_NAME //Author:STEP // Description ： //Email:Author’semail //Data:2016/08/01 //Version:currentversion,justthis:v1.0 // //Abstract: // //Modificationhistory //---------------------------------------------------------------------------- //VersionData(2016/08/01)V1.0 //Description // //************************************************************* //******************* //DEFINE(s) //******************* //******************* //DEFINE(s) //******************* //`defineUDLY1//Unitdelay,fornon-blockingassignmentsinsequentiallogic //******************* //DEFINEMODULEPORT //******************* moduleMODULE_NAME ( //INPUT rest_n, clk_*, a_din, b_din, //OUTPUT a_dout, b_dout ); //******************* //DEFINEPARAMETER //******************* parameter T1S = 24_999_999; //******************* //DEFINEINPUT //******************* input rst_n ;//reset,activelow. input clk_* ;//clocksignal,50M. input[n:0] a_din ;//***** input[k:0] b_din ;//***** //******************* //DEFINEOUTPUT //******************* output[m:0] a_dout;//***** output[i:0] b_dout;//***** //******************** //OUTPUTATTRIBUTE //******************** //REGS reg[m:0] a_dout ;//***** //WIRES wire[i:0] b_dout ;//***** //********************* //INNERSIGNALDECLARATION //********************* //REGS reg[3:0] counter;//***** //WIRES wire[7:0] temp1 ;//***** //********************* //INSTANTCEMODULE //********************* //************************************************************** //instanceofmoduleMODULE_NAME_Afilename:module_name_a.v //************************************************************** MODULE_NAME_AU_MUDULE_NAME_A( .A (A ), .B (B ), .C (C ) ); //********************* //MAINCORE //********************* //Sequentiallogicstyle always@(posedgeclk_*ornegedgerest_n) begin:SEQ_BLOCK_NAME if(rst_n==1’b0) counter<=4’b0; else begin if(expression) counter<=#`DLYsiginal_b; else; end end//SEQ_BLOCK_NAME //Combinationallogicstyle always@(signal_aorsignal_b) begin:COM_BLOCK-NAME case(expression) item1:begin signal_c=*****; end item2://statement; default://statement; endcase end//COM_BLOCK_NAME assign out =expression?(1’b0):(1’b1); //********************* endmodule